隨著半導體、先進封裝、IC 載板與高密度電子元件持續微型化，製程對蝕刻技術的要求也從單純的「材料去除」，逐步轉向高精度、高深寬比、低損傷與大面積均勻性。

在這類製程中，如何同時控制電漿密度與離子能量，是影響蝕刻速率、方向性、選擇比與材料損傷的重要因素。

ICP-RIE（Inductively Coupled Plasma – Reactive Ion Etching，感應耦合電漿反應離子蝕刻），正是透過高密度電漿與獨立基板偏壓控制，將「電漿產生」與「離子轟擊」兩個機制進一步解耦，提供更精細的乾蝕刻製程控制。暉盛科技的 ICP-RIE 系統即以此架構為核心，應用於半導體、先進封裝及功能材料等多元製程。

一、ICP-RIE的核心：如何產生高密度電漿？

電漿是由高能電子、正離子與中性粒子所組成的部分游離氣體。在 ICP 系統中，RF 電源透過感應耦合將能量傳遞至電子，使電子獲得足夠能量與氣體分子碰撞，進一步產生電離反應，形成持續的電漿放電。

ICP 的一項重要特徵，是透過感應耦合方式限制電子運動路徑並增加碰撞機率，進而產生高密度電漿。暉盛技術資料顯示，其 ICP-RIE 系統可達 10¹¹～10¹³ cm⁻³ 的電漿密度範圍。

高電漿密度意味著腔體內能產生更多具反應性的活性粒子，為後續材料蝕刻提供足夠的反應物種。

但對精密蝕刻而言，「電漿越強」並不代表製程一定越好。

真正重要的是：如何在足夠的反應能力與適當的離子能量之間取得平衡。

這也是 ICP-RIE 與傳統蝕刻架構最大的技術差異之一。

二、ICP與RIE結合：把「電漿密度」與「離子能量」分開控制

傳統 RIE 製程中，電漿產生與離子轟擊之間存在較強的耦合關係。當需要提高蝕刻能力時，往往也會伴隨離子能量增加，可能提高對材料或元件造成損傷的風險。

ICP-RIE 則透過兩組不同的 RF 控制架構，分別調整：

ICP Power → 控制電漿密度

Bias Power → 控制離子能量

暉盛的 ICP-RIE 系統採用 13.56 MHz 平面型 ICP Source，並搭配獨立的 Substrate Bias，使電漿密度與基板離子能量能夠分別調整。

這種控制方式的價值在於，製程工程師可以在維持高電漿密度的同時，進一步調整離子轟擊強度，而不需要單純透過提高整體功率來增加蝕刻能力。

也因此，ICP-RIE 能夠在蝕刻速率、方向性與材料損傷之間建立更大的製程調整空間。

三、為什麼高深寬比蝕刻需要「方向性」？

在微細結構或深孔製程中，材料並不是只需要「蝕刻掉」，而是需要按照指定方向去除。

如果電漿中的反應粒子從各個方向進行蝕刻，容易造成側向侵蝕，使結構尺寸失控。

RIE 的重要特性之一，就是利用基板偏壓讓離子朝向基板表面加速，形成較明確的垂直離子通量；另一方面，再透過側壁鈍化機制降低側向蝕刻，最終形成較高的非等向性（Anisotropic）蝕刻。

這對高深寬比結構尤其重要。

暉盛的 ICP-RIE 製程資料將其能力歸納為：

• 大面積處理
• 高深寬比非等向性蝕刻
• 低損傷蝕刻

其中高深寬比製程透過垂直離子通量與側壁保護機制，控制溝槽與孔洞的形貌；同時利用獨立 Bias 控制限制離子能量，以降低材料損傷。

四、ICP-RIE與傳統RIE有什麼不同？

從技術參數來看，ICP-RIE 的主要優勢並不只是「電漿密度比較高」，而是能夠提供更大的製程控制自由度。

根據暉盛 ICP-RIE 技術資料：

低壓環境可降低氣相碰撞，高密度電漿則提供充足的反應粒子與離子通量，再搭配獨立 Bias 控制，使蝕刻方向性與離子能量能夠更精細地調整。

因此，ICP-RIE 的技術價值可以簡單理解為：不是單純追求更強的蝕刻能力，而是在「蝕刻效率、方向性與材料損傷」之間取得更精準的平衡。

五、從半導體到先進封裝：ICP-RIE可以處理哪些材料？

ICP-RIE 並不只應用於傳統半導體晶圓蝕刻。

隨著先進封裝與高密度基板發展，製程中開始出現更多不同材料與複合結構，因此設備除了需要處理 Si、SiO₂ 等材料，也必須面對 PI、Epoxy、ABF 及含填料材料等。

暉盛的 ICP-RIE 技術資料列出的應用範圍包括：

半導體晶圓

可應用於 8～12 吋晶圓，針對 Poly-Si、Low-k、SiO₂ 等材料進行閘極定義與介電層圖案化。

先進封裝

針對 ABF、PI、Epoxy 等材料，可應用於盲孔清潔與層間介電層蝕刻等製程。

大面積 PCB／基板

系統可支援最高約 650 × 650 mm² 的大面積基板，應用於 PI、Epoxy／BaSO₄ filler 等材料的雷射鑽孔後孔壁清潔與殘渣移除。

此外，光電元件與金屬薄膜材料，例如 Sapphire、GaN、Ti、TiO₂，也可透過 ICP-RIE 進行表面清潔、薄膜去除與乾蝕刻圖案化。

六、先進封裝中的ABF蝕刻：多材料處理是關鍵

在先進封裝基板中，ABF 並不是單純的均質聚合物材料，而可能包含聚合物基質與無機填料。

這使得製程除了要去除有機材料，也需要處理其中的 filler。

暉盛 ICP-RIE 的技術驗證顯示，系統可針對 Polymer 與 SiO₂ filler 進行同步蝕刻，並應用於 FCBGA 的 ABF 絕緣層蝕刻與盲孔清潔。資料中的案例顯示，FCBGA（ABF）蝕刻速率可達 300 nm/min，總蝕刻量達 20 μm。

另一項應用案例則針對 Epoxy／BaSO₄ filler 材料，透過 ICP-RIE 同步處理聚合物與填料，以改善傳統製程中不同材料去除速率不一致的問題。

這類多材料處理能力，對先進封裝及高密度基板製程尤其重要。

七、大面積製程：從300 mm晶圓到大型PCB

另一項 ICP-RIE 的技術挑戰，是如何在放大處理面積後仍維持電漿分布與蝕刻均勻性。

暉盛 ICP-RIE 系統可支援最高 12 吋（300 mm）晶圓，以及最高約 650 × 650 mm² 的 PCB／基板尺寸。系統並配置可調式電極間距、精密溫控載台及 LRI、OES、Time Mode 等多重終點偵測方式。

從設備設計來看，這代表 ICP-RIE 並不只是針對小尺寸實驗室樣品的蝕刻技術，而是進一步朝向大面積、量產型製程平台發展。

對大型基板而言，均勻性的重要性尤其高。若電漿密度在不同區域存在明顯差異，可能造成局部過蝕刻或殘留，進而影響後續製程品質。暉盛的技術資料也將高密度且均勻的電漿分布列為大面積蝕刻的重要能力。

ICP-RIE的技術核心：高密度、獨立控制與大面積

從 ICP-RIE 的原理與實際應用可以看到，精密乾蝕刻並不是單一參數的競賽。

真正影響製程結果的，是電漿密度、離子能量、壓力、氣體組成、基板溫度、電極間距以及終點控制等多項參數之間的整合。

暉盛 ICP-RIE 技術以三項核心能力建立系統架構：

01｜High Density Plasma

提供 10¹¹～10¹³ cm⁻³ 的高密度電漿，提高反應粒子生成能力。

02｜Independent Parameter Control

透過 ICP Power 與 Bias Power 獨立調控，建立更精細的製程窗口。

03｜Large Area Processing

支援 300 mm 晶圓與 650 mm 等級大型 PCB 基板，因應半導體與先進封裝多元製程需求。

結語：乾蝕刻的下一個重點，是「精準控制」

從半導體晶圓到先進封裝，再到 ABF 基板與大型 PCB，材料與結構越來越複雜，乾蝕刻技術所面對的挑戰也不再只是「蝕刻得快不快」。

如何控制蝕刻方向、材料選擇性、表面損傷與大面積均勻性，才是高階製程真正關注的核心。

ICP-RIE 透過高密度電漿與獨立 Bias 控制，讓電漿密度與離子能量能夠分別調整，提供高深寬比、低損傷及多材料乾蝕刻所需的製程彈性。

隨著半導體、先進封裝與高密度基板持續朝更小尺寸、更高整合度及更多材料結構發展，高密度電漿與精密參數控制將持續成為乾蝕刻技術的重要發展方向。

相關技術

ICP-RIE｜Inductively Coupled Plasma – Reactive Ion Etching
應用領域： 半導體晶圓、先進封裝、ABF／FCBGA、PCB、MEMS、光電元件與功能材料。